【群馬】デジタル回路設計オープンポジション◇半導体試験装置世界シェア1位／舘林熊谷からアクセス◎

【U・Iターン歓迎!転居を伴う場合、引っ越し手当有!／半導体試験装置世界トップ級シェア／熊谷・館林近く※マイカー通勤可】

■概要:

半導体テスタ用のデジタル回路設計エンジニアとして活躍いただきます。開発品種拡大と、開発サイクル強化のための増員募集です。論理回路ユニッ

ト、自己診断プログラムおよび校正プログラムの開発エンジニアとして関わる予定です。

当社テクノロジー開発本部は複数の部門で回路開発をおこなっており、関わる製品等によって部門が分かれております。選考を通じて、ご本人の適性

を見ながら最適なポジションを判断いたします。

■業務詳細:

・ASIC/FPGAのデジタル回路設計(Verilog-HDL, SystemVerilog)

・診断プログラム開発、およびハードウェア評価

■やりがい:

・仕様決定、設計、検証、評価と製品開発の初期からリリースまでの一連の業務に携わることができ、とてもやりがいがあり、達成感を得られます。

・グループで活発に話し合いながら業務を進めるため、和気あいあいとしており、学びの機会も得られ成長しやすい環境です。

・若手からベテランまでバランスよく構成されており、フォロー体制が整っています。

・コミュニケーションの取り易さから勤務形態は出社が主体です。配属部門によりますが、中には週1~2回テレワークするメンバーもいます。

■働き方:

月平均残業は20〜30h程度です。在宅勤務可能(フルリモートは不可)で、フレックスも使いながら柔軟に働けます。

■同社について:

「先端技術を先端で支える」という企業理念のもと、進展著しいデジタル社会のインフラストラクチャーである半導体の品質や信頼性の向上を通じて

、社会の持続可能な発展に寄与しています。主力製品となる半導体試験装置は世界シェア1位で、海外売上高比率は9割を超えています。健康経営優良

法人(ホワイト500)にも5年連続で認定されていて、ダイバーシティ・ワークライフバランスへの取り組みも多数行っています。高い専門性がありな

がら、働きやすさを両立できる体制です。

・論理回路設計の経験をお持ちの方(ASIC、FPGAなど)

・Verilog-HDLやSystemVerilogなどのHDLによる設計経験をお持ちの方

・C言語やC++などでのソフトウェア開発の経験をお持ちの方

・英語力(抵抗のないレベル)

高等専門学校卒業以上

想定年収:480万円〜1100万円

月給:250,000円〜600,000円

月額(基本給):250,000円〜600,000円

※スキル・経験等により個別に設定させていただきます。

■昇給 : 年1回(6月)

■賞与 : 年2回(6月、12月)※2ケ月分×2回=約4ヵ月分想定

労働時間区分:フレックスタイム制

コアタイム:有 11:00〜14:00

フレキシブルタイム:有 6:00〜11:00、14:00〜22:00

標準的な勤務時間帯:8:45〜17:30

休憩:60分

時間外労働:有

残業 月20〜30時間程度

完全週休2日制(土日祝)

年間有給休暇:1日〜22日(下限日数は、入社直後の日数となります)

■2023年度実績

GW(9日)／夏季休暇(9日)／年末年始(7日)

※有給休暇の付与数は、入社月により変わります

通勤手当:有 全額支給

住宅手当:有 家賃補助制度

厚生年金基金:有

健康保険:有

厚生年金:有

雇用保険:有

労災保険:有

■各種保険完備

寮社宅:有 借上社宅制度

退職金制度:有

定年:60歳

教育制度/資格補助:■OJT

■教育補助制度あり、その他各種英語研修、社内TOEICなど

一次:課長、部長、統括部長、人事司会

最終:本部長、統括部長(一次で登場)、人事司会

選考が進んだ方にはバックグラウンドチェックを実施します。

面接回数: 2回

筆記試験: あり