FPGA‧リアルタイムシステムを活用した高精度システム研究開発◆年休133日

【セイコーグループの安定基盤∕社会インフラを支える高精度時刻同期技術の研究開発∕専門知識を活かして性能を実機上でどこまで実現できるかを

追求】

■業務概要

当社は社会インフラを支える高精度な時刻同期技術の研究開発を行っています。本ポジションでは、アルゴリズム、FPGA、デジタル回路、組込み‧

リアルタイムソフトウェアなど多様な技術領域を横断し、理論上得られる高性能を実機上でどこまで実現できるかを追究します。既存仕様の実装に留

まらず、FPGA資源、処理遅延、リアルタイム性能、実機固有ノイズなどの制約に向き合いながら、必要に応じて回路構成やアーキテクチャ、ソフト

ウェア方式自体の検討から関わることができるポジションです。

■業務詳細

‧高精度時刻同期アルゴリズムのFPGA∕デジタル回路への実装

‧FPGAアーキテクチャや回路方式の検討、新しい実装方式の研究

‧組込み‧リアルタイムソフトウェアの設計‧実装

‧処理性能や遅延、FPGA資源、消費電力等のトレードオフ検討

‧高精度計測環境を用いた実機評価、ノイズや性能劣化要因の分析

‧理論‧アルゴリズム担当者への技術フィードバック

■業務の魅力

理論上優れたアルゴリズムであっても、実装上の制約によって期待した性能を得られないことがあります。

そのような課題に対し、単にアルゴリズムを簡略化するのではなく、新たな回路構成や実装方式を考案することも含めて、理論性能の実現を目指しま

す。

研究成果は、特許、新しいハードウェア方式、次期製品の技術シーズ、現行製品へのフィードバック等につなげていきます。

■就業環境

セレクティブタイム制度やリモートワーク制度、年休133日‧福利厚生も充実し、柔軟な働き方が可能です。

セレクティブタイム制度...就業時間をご自身の都合に合わせて変更可能

(1)8:00〜17:00 (2)8:30〜17:30 (3)9:30〜18:30 (4)10:00〜19:00で日時変更可

■企業の特徴

セイコーグループ100%出資の安定基盤と高水準の勤務環境、最先端技術開発に携われる環境が魅力です。

以下のいずれかの分野について、大学‧大学院、企業または研究機関等で研究‧開発に取り組んだ経験を有する方。

‧FPGA、RTL

‧デジタル回路

‧SoC、プロセッサアーキテクチャ

‧組込みソフトウェア

‧リアルタイムシステム

‧高性能処理、低遅延処理

‧通信機器‧通信システム

‧計測‧高精度測定

時刻同期、PTP、NTP等の経験は必要ありません。

‧FPGAやデジタル回路の開発に取り組んだ経験

‧Verilog、VHDL等を用いたRTL設計経験

高等専門学校卒業以上

想定年収:600万円〜1000万円

月給:350,000円〜620,000円

月額(基本給):350,000円〜620,000円

※経験、能力、年齢などを考慮の上、規定により決定

■賞与実績:年2回、決算賞与

就業時間:9:00〜18:00(所定労働時間:8時間0分)

休憩:60分

時間外労働:有

完全週休2日制(土日祝)

年間有給休暇:5日〜12日(下限日数は、入社直後の日数となります)

育児休暇取得実績あり

有給休暇(入社日から付与※福利厚生備考欄参照)、GW、年末年始休暇、夏季休暇、勤続慰労休暇、積立休暇、結婚休暇、妻の

出産休暇、服喪休暇、産前産後休暇、生理休暇など

通勤手当:有 会社規定に基づき支給

住宅手当:有 ※単身者住宅補助制度(規定あり)

健康保険:有

厚生年金:有

雇用保険:有

労災保険:有

社会保険完備

退職金制度:有 確定拠出年金あり

定年:60歳 継続雇用制度(再雇用)あり

教育制度/資格補助:新入社員集合研修、OJT、Off-JT、管理職研修、資格取得奨励金制度 等

■面接回数:2〜3回

■筆記試験:Web適性検査

書類選考後、研究開発担当者との技術面談‧面接を実施します。

技術面談では、時刻同期に関する知識を問うのではなく、これまで最も深く取り組まれた設計‧開発テーマについて、制約条件

、技術課題、性能をどのように追究したかを中心に相互に議論します。

面接回数: 2回

筆記試験: あり