【東京・千葉】電気・電子設計エンジニア(LSI／ASIC／FPGA)※福利厚生◎／充実の教育体制

【プロマネ経験者歓迎／幅広い案件を多数保有!様々な経験を積めます◎／福利厚生・バックアップ体制充実の中でキャリアアップが可能／アウトソ

ーシンググループで安定性抜群】

◆職務概要:

◇各種メーカーの開発パートナーとして技術者派遣業を運営している当社の顧客先にて下記業務をお任せします。

◇今までのご経験を活かしていただき開発や設計等を行っていただくだけではなく、クライアントとの折衝業務や若手の育成などにコミットをしてい

ただければと考えております。

◆業務例:

◇LSIやASIC／FPGAの仕様設計〜RTL設計〜検証まで、幅広く担当いただきます。

◇担当していただく製品も幅広く、車載ECU・産業機器・家電等のパワーエレクトロニクス製品とありますが、ご経験・キャリアを鑑みて配属をさせ

ていただきます。

※ご経験スキルに応じて別案件の打診をさせていただく場合もございます。ご面接の際に志向性に合わせて様々お話しできればと思います。

◆働く環境:配属先によって多少前後しますが全社月平均残業時間は20時間程度になります。また、年休120日程度や充実した教育制度など働きやす

い環境を整えております。

◆案件配属後:2年〜3年程度アサイン案件に携わります。半年に1度営業とプロジェクトリーダーと面談し、自身の状態や希望の案件のヒアリングを

行い、次回案件アサイン時に適切なプロジェクトに配属できるような体制を整えています。そのため、多種多様な業界のクライアント先プロジェクト

を担当することができ、幅広い知識とスキルを身に付けることができます。

◆充実した教育制度／入社後のフォロー体制充実:

◇人事育成制度...等級制度の定義と連動したカリキュラム体型の導入。

◇キャリアサポート制度...定期的にカジュアル形式な面談を行うことでストレスレベルを把握するとともに必要に応じて関連部署と連携し環境を改善

。

◇人事考課制度...目標達成を適性に処遇へ反映されることを有能感を高め、自立できる人財を育成できる制度。

■必須条件:下記いずれかのご経験

・RTL設計経験

・論理合成ツール・シミュレーションツール(Quartus Prime、Vivado、ModelSim)の使用経験

・VelilogHDL、VHDLの使用した開発経験

・電気回路または電子回路設計の経験

・C言語の開発経験(実装レベル可)

・ASIC／FPGAの開発業務

・モデルベース開発経験

高等学校卒業以上

想定年収:450万円〜850万円

月給:350,000円〜600,000円

月額(基本給):350,000円〜600,000円

※社会人経験、面接結果等を考慮の上決定します。

※上記年収は月20時間分の残業手当と賞与を含む想定年収です。

■昇給:年1回(4月)

■賞与:年2回(7月、12月)※過去実績2.6ヶ月

就業時間:9:00〜18:00(所定労働時間:8時間0分)

休憩:60分(12:00〜13:00)

時間外労働:有

残業:配属先によって多少前後しますが全社月平均では20時間程度になります。

完全週休2日制(土日祝)

年間有給休暇:10日〜20日(下限日数は、入社半年経過後の日数となります)

育児休暇取得実績あり

GW休暇、夏季休暇、年末年始休暇、産休休暇、育児休暇、介護休暇、慶弔休暇、有給休暇(入社半年後10日)※取得率9割

通勤手当:有 全額支給(車通勤の場合も含む)

住宅手当:有 転居が必要な場合のみ(家賃の半額／3万円上限)

家族手当:有 福利厚生その他欄に記載

健康保険:有

厚生年金:有

雇用保険:有

労災保険:有

寮社宅:有 社員寮、借上社宅制度あり※当社規定あり

退職金制度:無 確定拠出年金(401k)有り

定年:65歳

教育制度/資格補助:テクニカル・ビジネススキル、TOEIC(R)テスト等受験費用補助、資格取得支援制度、リーダー・マネジメン

ト研修、CAD等各種研修制度、実技研修・社内外研修制度、KENスクール・EGspace受講制度等

■選考フロー:

書類選考→面接(1〜2回)→内定

※面接後に適性検査があります。選考回数は変動となる場合があります。

面接回数: 1回

筆記試験: あり