【横浜】開発設計エンジニア(課長候補)〜業界注目のパワー半導体製造に携われる〜/管理職
株式会社ニューフレアテクノロジー
株式会社シーディア
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| 企業名 | 株式会社シーディア |
|---|---|
| 職種 | 機械設計 |
| 想定年収 | 年収500〜800万円 |
| 雇用形態 | 正社員 |
| 勤務地 | 神奈川県横浜市 |
| 年間休日 | 123日 |
| 当サイト掲載日 | 2026年10月18日 |
ハード〜ソフト、ITインフラなどの幅広い業界へエンジニアリングサービスを提供する当社にて、半導体(LSI)設計や評価を中心に、フロントからバッ
クエンドまでスキルに合わせた業務をお任せします。
■職務内容:
半導体製品(デジタル/アナログ)開発におけるフロントエンド、ミドルレンジ、バックエンド設計及びテスト/評価業務を担当いただきます。
※スキルや得意分野に応じてお仕事をお任せします。
※経験の浅い方は、補助的な評価業務からスタートします。
*デジタル設計
RTL設計(論理設計)/検証/DFT/インプリ/P&R/STA/タイミング検証/FPGA 等
*アナログ設計
各種アナログIP設計/回路/レイアウト/実機評価 等
*テスト開発
プログラミング設計、テスター評価/解析業務 等
■プロジェクト例:
・次世代新規格メモリ開発
・先進のNAND型フラッシュメモリ開発
・次世代車載プラットフォーム開発
・高速IF(インターフェース)、I/O開発
・高速処理IP開発
・CMOSイメージセンサ開発
※高周波、システムLSI、IC、混載回路など
■当社の魅力:
・圧倒的な技術領域の広さと深さ
当社の最大の特徴は、特定の分野に依存せず、最先端の半導体開発からソフト、ハードまでをワンストップで手がけていることです。
・エンジニアファーストなマッチングとキャリア形成
エンジニア一人ひとりの知識や将来の目標をヒアリングし、最も適したプロジェクトにアサインする体制が整っています。
■必須条件:
・デジタルまたはアナログの設計もしくは評価の経験
・下記いずれかの使用経験
VerilogHDL,SystemVerilog,NC-Verilog,VCS,Design Compiler,DFT,PrimeTime,Quatus,Vivado,Virtuoso,Cali
bre,Spice,Perl,Tcl などの使用経験
スキルに不安をお持ちでもお気軽にご応募ください◎
想定年収:500万円〜801万円
月給:373,500円〜620,500円
月額(基本給):363,500円〜610,500円
その他固定手当/月:10,000円
※経験・能力を考慮し、当社規定により決定
■その他固定手当:業務手当(一律10,000円)
■昇給:年1回(7月)
■賞与:年2回(7月・12月)
就業時間:9:00〜18:00(所定労働時間:8時間0分)
休憩:60分
時間外労働:有
完全週休2日制(土日祝)
年間有給休暇:10日〜20日(下限日数は、入社半年経過後の日数となります)
育児休暇取得実績あり
※年間120日以上(会社カレンダーあり)
■完全週休2日制(土・日)、祝日
■年末年始休暇、年次有給休暇、特別休暇、慶弔公事休暇、看護介護休暇 他
通勤手当:有 定期代支給(上限4万円/月)
住宅手当:無 補足事項なし
家族手当:無 補足事項なし
厚生年金基金:無 補足事項なし
健康保険:有
厚生年金:有
雇用保険:有
労災保険:有
・健康保険(産業機械健康保険組合)
・ハイパーメディカル(AIG損害保険)
寮社宅:有 借り上げ社宅制度有
退職金制度:有 勤続3年以上※福利厚生欄参照
定年:60歳 最年長の雇用実績70歳
教育制度/資格補助:OJT
■選考フロー:
書類選考→簡単なEQ検査・面接(最大2回)→内定
※応募から採用までは2週間程度を予定しています。
■面接地:
東京デザインセンター(羽田)
東京都大田区羽田空港1-1-4 羽田イノベーションシティ ZoneK 2F
面接回数: 2回
筆記試験: あり
掲載内容は求人企業から提供された情報にもとづきます。応募前に最新の条件をご確認ください。
【横浜】開発設計エンジニア(課長候補)〜業界注目のパワー半導体製造に携われる〜/管理職
株式会社ニューフレアテクノロジー
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