【神奈川‧横浜】FPGA論理設計‧検証エンジニア◆国内最大級の技術系人材サービス会社50‧60代活躍

【RTL設計‧論理検証経験をお持ちの方へ∕エンジニアの成長を支援する環境∕BREXAグループの中核企業】

■業務内容

EOL(生産終了)となったASIC製品のFPGA置き換え開発をご担当いただきます。

■業務詳細

‧FPGA論理設計

‧RTLコーディング

‧FPGA論理検証

‧インプリメンテーション(合成‧配置配線)

‧実機評価およびデバッグ

‧検証結果の分析‧報告

‧設計仕様書‧開発資料の作成

既存ASICの機能を理解しながら、FPGA上で同等機能を実現するための設計‧検証業務を行います。

■当社について

当社はIT‧機械‧電子‧電気‧ソフトウェア分野を中心に技術サービスを提供する国内最大級の技術系人材サービス企業です。18,000名を超えるエン

ジニアネットワークを活かし、自動車、ロボティクス、医療機器、半導体、IT‧DX分野など幅広い業界の技術課題解決を支援しています。

■当社の魅力

‧18,000名超のエンジニアが活躍する国内最大級の技術者集団

‧自動車、半導体、ロボティクス、医療機器、IT‧DXなど多彩な分野の案件に携われる

‧エンジニア派遣、受託開発、DX支援など幅広い事業領域を展開

‧最先端技術に触れながら専門性を高められる環境

‧大手メーカーや大手企業のプロジェクトを通じて市場価値の高いキャリア形成が可能

■必須条件:

‧RTL設計‧論理検証経験

■歓迎条件:※下記より1つ以上経験をお持ちの方

‧SystemVerilogによる開発経験

‧SVAを用いた検証経験

‧FPGAインプリメンテーション経験

‧Vivado利用経験

‧Linux環境での開発経験

‧ASICからFPGAへのリプレース経験

高等学校卒業以上

想定年収:580万円〜700万円

月給:350,000円〜420,000円

月額(基本給):350,000円〜420,000円

※スキル経験年数を考慮し話し合いの上、決定します。

■賞与:年2回(7月‧12月)

■昇給:年1回(4月)

就業時間:9:00〜18:00(所定労働時間:8時間0分)

休憩:60分

時間外労働:有

完全週休2日制‧会社カレンダーによる

年間有給休暇:10日〜(下限日数は、入社半年経過後の日数となります)

※休日‧休暇は、プロジェクト‧配属先企業のカレンダーによる

特別休暇(慶弔その他)、有給休暇(初年度10日)、産前‧産後休暇、育児休業‧子の育児目的休暇、介護休業‧介護休暇

通勤手当:有 全額支給(車通勤の場合も含む)

住宅手当:有 転居が必要な場合のみ(家賃の半額∕上限月3万円)

家族手当:有 配偶者月13000円∕子1人につき月6000円

健康保険:有

厚生年金:有

雇用保険:有

労災保険:有

社会保険完備

寮社宅:有 社員寮、借上社宅制度あり※当社規定あり

定年:65歳

教育制度/資格補助:勉強会支援、実技研修、リーダー‧マネジメント研修、資格取得支援制度(受験費用負担、祝い金)、CAD

等各種研修

※入社後3日間当社実施の研修あり。それ以外にもイーランニングやアカデミー制度あり

■選考フロー:

書類選考→面接(1〜2回)→適性検査→内定

面接回数: 2回

筆記試験: あり